VHDL : Level Abstraksi

8 Januari 2011 pada 7:12 pm (desain IC, elektro, vhdl)
Tags: belajar, desain ic, fpga, vhdl

Sebuah sistem digital dapat dijelaskan pada tingkat abstraksi yang berbeda [1]. Hal ini membuat deskripsi dan rancangan sistem yang kompleks mudah diatur. Gambar 1 menunjukkan berbagai tingkat abstraksi.

Gambar 1: Level abstraksi: Behavioral, Structural and Physical

Tingkat tertinggi adalah tingkat abstraksi perilaku yang menggambarkan sebuah sistem dalam hal apa yang dilakukannya (atau bagaimana berperilaku) dan bukan dalam hal komponen dan interkoneksi antara mereka. Penjelasan perilaku menentukan hubungan antara input dan sinyal output. Ini bisa menjadi ekspresi Boolean atau deskripsi yang lebih abstrak seperti tingkat Transfer Register atau Algoritma. Sebagai contoh, mari kita perhatikan sebuah rangkaian sederhana yang memperingatkan penumpang mobil kalau pintu terbuka atau sabuk pengaman tidak digunakan setiap kali kunci mobil dimasukkan/dinyalakan  ke dalam kunci pengapian. Pada tingkat perilaku, kasus ini bisa dinyatakan sebagai:

Peringatan = kunci_nyala DAN (pintu_terbuka ATAU seatbelt_terlepas)
atau
Warning = Ignition_on AND ( Door_open  OR  Seatbelt_off)

Tingkat struktural, di sisi lain, membahas sebuah sistem sebagai kumpulan gerbang dan komponen yang saling berhubungan untuk melakukan fungsi yang diinginkan. Gambaran struktural dapat dibandingkan dengan skematik dari gerbang logika yang saling berhubungan. Ini adalah representasi yang biasanya dekat dengan realisasi fisik sistem. Untuk contoh di atas, representasi struktural ditunjukkan pada Gambar 2 di bawah ini.

Gambar 2: representasi Struktural dari rangkaian "bel".

VHDL memungkinkan seseorang untuk menggambarkan sistem digital di tingkat struktural atau perilaku. Tingkat perilaku dapat dibagi lagi menjadi dua jenis gaya: aliran data (dataflow) dan algoritmik. Representasi aliran data menjelaskan bagaimana data bergerak melalui sistem. Hal ini biasanya dilakukan dalam hal aliran data antara register (Register transfer level). Model aliran data memanfaatkan laporan secara bersamaan yang dijalankan secara paralel segera setelah tiba di data input. Di sisi lain, pernyataan sekuensial dijalankan sesuai urutan yang ditetapkan. VHDL memungkinkan kedua jenis penugasan sinyal baik yang secara bersamaan (concurrent) ataupun berurutan (sequential) yang akan menentukan cara masing-masing dieksekusi dalam satu waktu. Contoh kedua representasi akan diberikan nanti.

ps: maaf kalo masih campur-campur indo-inggris karena cuma copy-translate-paste-edit